導(dǎo)語(yǔ)：CXL是一種開放式全新互聯(lián)技術(shù)標(biāo)準(zhǔn)，可在主機(jī)處理器與加速器、內(nèi)存緩沖區(qū)、智能I/O設(shè)備等設(shè)備之間提供高帶寬、低延遲連接，從而滿足高性能異構(gòu)計(jì)算的要求，并且其維護(hù)CPU/GPU內(nèi)存空間和連接設(shè)備內(nèi)存之間的一致性，突破內(nèi)存墻瓶頸，縮減整體響應(yīng)時(shí)間。此外，CXL支持部署新的內(nèi)存層，可以彌合主內(nèi)存和SSD存儲(chǔ)之間的延遲差距。

隨著AI應(yīng)用爆發(fā)，“內(nèi)存墻”成為制約計(jì)算系統(tǒng)性能的主要因素之一。CXL建立在PCIe的物理和電氣接口之上，CXL內(nèi)存擴(kuò)展功能可在服務(wù)器中的直連DIMM插槽之外實(shí)現(xiàn)額外的內(nèi)存容量和帶寬，支持內(nèi)存池化和共享，滿足高性能CPU/GPU的算力需求。

近日，佰維成功研發(fā)并發(fā)布了支持CXL 2.0規(guī)范的CXL DRAM內(nèi)存擴(kuò)展模塊。佰維CXL 2.0 DRAM采用EDSFF（E3.S）外形規(guī)格，內(nèi)存容量高達(dá)96GB，同時(shí)支持PCIe 5.0×8接口，理論帶寬高達(dá)32GB/s，可與支持CXL規(guī)范及E3.S接口的背板和服務(wù)器主板直連，擴(kuò)展服務(wù)器內(nèi)存容量和帶寬。同時(shí)，佰維可針對(duì)無(wú)E3.S接口的服務(wù)器背板提供CXL AIC轉(zhuǎn)接卡。

佰維CXL 2.0 DRAM的特點(diǎn)和優(yōu)勢(shì)

• 搭載高性能內(nèi)存擴(kuò)展控制器，遵循0 Type3標(biāo)準(zhǔn)，支持PCIe5.0x8接口，理論帶寬高達(dá)32GB/s。
• 嚴(yán)選優(yōu)質(zhì)DDR5內(nèi)存顆粒，容量高達(dá)96GB。
• 支持On-Die ECC、Side-Band ECC、SDDC、SECDED等功能。
• 允許多達(dá)16臺(tái)主機(jī)同時(shí)訪問內(nèi)存的不同部分，支持內(nèi)存池化共享。
• 同步開源發(fā)布CXL DRAM軟件工具包，以確保用戶無(wú)障礙部署CXL擴(kuò)展內(nèi)存。工具包特點(diǎn)：可提供CXL的顯示，隱式API，客戶可根據(jù)不同應(yīng)用場(chǎng)景進(jìn)行使用；可提供應(yīng)用層級(jí)的CXL的numa工具使用方法，建立應(yīng)用層級(jí)對(duì)CXL的直觀感受。

Latency性能方面，在實(shí)際測(cè)試中，佰維CXL 2.0 DRAM掛載于node 2節(jié)點(diǎn)，與掛載于node 0節(jié)點(diǎn)的CPU存取Latency為247.1ns，帶寬超過21GB/s，Latency性能優(yōu)異，賦能數(shù)據(jù)高速處理。

Latency測(cè)試

Bandwidth測(cè)試

人工智能（AI）和機(jī)器學(xué)習(xí)（ML）對(duì)高速數(shù)據(jù)處理的需求持續(xù)增長(zhǎng)，佰維CXL 2.0 DRAM兼具支持內(nèi)存容量和帶寬擴(kuò)展、內(nèi)存池化共享、高帶寬、低延遲、高可靠性等特點(diǎn)，賦能AI高性能計(jì)算。目前，佰維可為客戶和合作伙伴提供32GB~96GB CXL 2.0 DRAM的功能樣機(jī)，進(jìn)行聯(lián)合評(píng)估和測(cè)試。未來，佰維將持續(xù)關(guān)注CXL技術(shù)，賦能高性能計(jì)算需求。

延伸：AIC轉(zhuǎn)接卡

針對(duì)無(wú)E3.S接口的服務(wù)器背板，佰維可提供AIC轉(zhuǎn)接卡，助力服務(wù)器實(shí)現(xiàn)CXL RDIMM內(nèi)存擴(kuò)展。